發(fā)布時(shí)間：2018-06-08 06:00

  本文選題：功能驗(yàn)證 + 遺傳算法�。� 參考：《浙江大學(xué)》2017年博士論文

【摘要】：隨著嵌入式領(lǐng)域應(yīng)用需求的不斷提高,多核處理器的體系結(jié)構(gòu)變得愈加復(fù)雜,設(shè)計(jì)規(guī)模越來(lái)越龐大。功能驗(yàn)證已經(jīng)成為多核處理器設(shè)計(jì)過(guò)程的制約瓶頸,高效的功能驗(yàn)證方法可以有效地縮短多核處理器的驗(yàn)證時(shí)間和面市時(shí)間。本文的研究工作針對(duì)多核處理器的功能驗(yàn)證,從基于仿真的驗(yàn)證方法出發(fā),對(duì)其相關(guān)的領(lǐng)域進(jìn)行了研究和探索,提出多種技術(shù)以提高多核處理器的功能驗(yàn)證效率,并成功應(yīng)用于兩款多核處理器的功能驗(yàn)證。本文的研究工作主要分成以下三個(gè)方面逐步展開(kāi):(一)基于遺傳算法的覆蓋率驅(qū)動(dòng)測(cè)試產(chǎn)生器研究在多核處理器的功能驗(yàn)證過(guò)程中,驗(yàn)證人員利用覆蓋率識(shí)別沒(méi)有驗(yàn)證的功能,評(píng)估驗(yàn)證工作的進(jìn)度。為了更好地建立覆蓋率與測(cè)試產(chǎn)生器之間的聯(lián)系,驅(qū)動(dòng)測(cè)試產(chǎn)生器生成高質(zhì)量的測(cè)試,本文提出一種基于遺傳算法的覆蓋率驅(qū)動(dòng)測(cè)試產(chǎn)生器。利用改進(jìn)的自適應(yīng)遺傳算法建立覆蓋率與測(cè)試產(chǎn)生器之間的聯(lián)系,根據(jù)覆蓋率分析結(jié)果自動(dòng)改變測(cè)試產(chǎn)生器的約束和限制,驅(qū)動(dòng)測(cè)試產(chǎn)生器生成全新的測(cè)試。這些測(cè)試比原有的測(cè)試質(zhì)量更高,可以覆蓋到原有的測(cè)試無(wú)法覆蓋的功能點(diǎn)。實(shí)驗(yàn)結(jié)果表明,和隨機(jī)測(cè)試產(chǎn)生器相比,本文提出的測(cè)試產(chǎn)生器可以得到較高的覆蓋率,同時(shí)節(jié)約大約70%的驗(yàn)證時(shí)間,顯著提高了多核處理器的功能驗(yàn)證效率。(二)基于k均值算法的測(cè)試排序技術(shù)對(duì)于基于仿真的多核處理器功能驗(yàn)證,利用測(cè)試產(chǎn)生器在短時(shí)間內(nèi)產(chǎn)生成百上千的測(cè)試是很有必要的,然而仿真大量的測(cè)試會(huì)耗費(fèi)很長(zhǎng)的時(shí)間,造成驗(yàn)證效率低下,在驗(yàn)證初期篩選出質(zhì)量較高的測(cè)試可以極大程度提高驗(yàn)證效率。為此,本文提出一種基于k均值算法的測(cè)試排序技術(shù),根據(jù)測(cè)試的預(yù)估覆蓋率對(duì)測(cè)試進(jìn)行重新排序,篩選出可以在較短時(shí)間內(nèi)得到較高覆蓋率的高質(zhì)量測(cè)試,從而提高多核處理器的功能驗(yàn)證效率。并在此基礎(chǔ)上提出三種改進(jìn)k均值算法,進(jìn)一步提高測(cè)試排序的效率和準(zhǔn)確度。實(shí)驗(yàn)結(jié)果表明,本文提出的改進(jìn)k均值算法比標(biāo)準(zhǔn)的k均值算法具有更高的準(zhǔn)確度和效率。相對(duì)于隨機(jī)仿真測(cè)試,本文提出的方法可以在節(jié)約90%仿真時(shí)間的情況下,得到相當(dāng)?shù)母采w率。(三)對(duì)稱(chēng)多核處理器參考模型研究基于仿真的多核處理器功能驗(yàn)證效率很大程度決定于參考模型的仿真速度和準(zhǔn)確度。本文提出一個(gè)高效的對(duì)稱(chēng)多核處理器參考模型,建立一個(gè)功能精準(zhǔn)級(jí)模型作為CPU流水線的參考模型,在保證準(zhǔn)確度的同時(shí),顯著縮短建立時(shí)間,提高仿真速度;利用一個(gè)時(shí)序精準(zhǔn)級(jí)模型驗(yàn)證對(duì)稱(chēng)多核處理器的高速緩存一致性;并利用一個(gè)依賴(lài)時(shí)序序列作為以上兩個(gè)模型之間的接口。實(shí)驗(yàn)結(jié)果表明,本文提出的參考模型擁有較低的建立難度,并且可以很好地兼顧仿真速度和準(zhǔn)確度,能夠幫助驗(yàn)證人員快速發(fā)現(xiàn)和定位對(duì)稱(chēng)多核處理器的功能錯(cuò)誤,提高功能驗(yàn)證效率。
[Abstract]:With the increasing requirement of embedded applications, the architecture of multi-core processors becomes more and more complex and the design scale becomes larger and larger. Functional verification has become a bottleneck in the design process of multi-core processors. Efficient functional verification methods can effectively shorten the verification time and market time of multi-core processors. In this paper, the functional verification of multi-core processors is studied. Based on the simulation verification method, the related fields are studied and explored, and a variety of technologies are proposed to improve the efficiency of multi-core processors function verification. It has been successfully applied to the functional verification of two multi-core processors. The research work in this paper is divided into the following three aspects: (1) A coverage driven test generator based on genetic algorithm is developed step by step. In the process of functional verification of multi-core processors, validators use coverage to identify functions that are not verified. Evaluate the progress of validation work. In order to establish better relation between coverage and test generator and drive test generator to generate high quality test, this paper proposes a coverage driven test generator based on genetic algorithm. An improved adaptive genetic algorithm is used to establish the relation between the test generator and the test generator. According to the results of the coverage analysis, the constraints and limitations of the test generator are changed automatically, and the test generator is driven to generate a new test. These tests are of better quality than the original tests and can cover functional points that the original tests could not. The experimental results show that compared with the random test generator, the proposed test generator can obtain higher coverage, save about 70% of the verification time, and improve the efficiency of functional verification of the multi-core processor. (2) the test sequencing technology based on k-means algorithm is necessary for the functional verification of emulation based multi-core processors, and the use of test generators to generate hundreds of tests in a short time. However, simulation of a large number of tests will take a long time, resulting in low efficiency of verification, screening out high quality tests in the early stage of verification can greatly improve the efficiency of verification. For this reason, this paper proposes a test sorting technique based on k-means algorithm, which reorder the test according to the estimated coverage of the test, and select the high quality test which can get higher coverage in a short time. In order to improve the efficiency of functional verification of multi-core processors. On this basis, three improved k-means algorithms are proposed to further improve the efficiency and accuracy of test sorting. The experimental results show that the improved k-means algorithm is more accurate and efficient than the standard k-means algorithm. Compared with the random simulation test, the method proposed in this paper can save 90% of the simulation time and get considerable coverage. (3) Research on the reference Model of symmetric Multicore processor; the efficiency of multi-core processor function verification based on simulation depends largely on the simulation speed and accuracy of the reference model. In this paper, an efficient reference model of symmetric multi-core processor is proposed, and a functional precision level model is established as the reference model of CPU pipeline. It can shorten the time of establishment and improve the speed of simulation while ensuring accuracy. A timing precision level model is used to verify the cache consistency of a symmetric multicore processor, and a dependent sequence is used as the interface between the two models. The experimental results show that the reference model presented in this paper has lower difficulty in setting up, and it can well balance the simulation speed and accuracy, and can help the verifier to quickly detect and locate the functional errors of the symmetric multicore processor. Improve the efficiency of functional verification.
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2017
【分類(lèi)號(hào)】：TP332

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 許珊琳;;多核處理器——計(jì)算領(lǐng)域的又一次革命[J];中國(guó)集成電路;2006年05期

2 張洋;;虞志益:引領(lǐng)多核處理器創(chuàng)新之路[J];中國(guó)發(fā)明與專(zhuān)利;2013年01期

3 羽路;;多核處理器悄然崛起[J];集成電路應(yīng)用;2005年05期

4 ;多核處理器強(qiáng)調(diào)多任務(wù)并行處理[J];每周電腦報(bào);2006年35期

5 馮磊;;多核處理器的數(shù)量裸奔[J];信息系統(tǒng)工程;2006年11期

6 張浩;蘭峰;;多核處理器基本原理及其在汽車(chē)領(lǐng)域中應(yīng)用的展望[J];汽車(chē)科技;2007年03期

7 何軍;王飆;;多核處理器的結(jié)構(gòu)設(shè)計(jì)研究[J];計(jì)算機(jī)工程;2007年16期

8 肖紅;;基于多核處理器系統(tǒng)開(kāi)發(fā)中的幾個(gè)問(wèn)題[J];廣東廣播電視大學(xué)學(xué)報(bào);2007年04期

9 張健浪;;三大于二,多核CPU之田忌賽馬[J];新電腦;2008年06期

10 都思丹;;前言:嵌入式多核處理器系統(tǒng)及視頻信號(hào)處理技術(shù)研究進(jìn)展[J];南京大學(xué)學(xué)報(bào)(自然科學(xué)版);2009年01期

相關(guān)會(huì)議論文 前10條

1 郭建軍;戴葵;王志英;;一種多核處理器存儲(chǔ)層次性能評(píng)估模型[A];第八屆全國(guó)信息隱藏與多媒體安全學(xué)術(shù)大會(huì)湖南省計(jì)算機(jī)學(xué)會(huì)第十一屆學(xué)術(shù)年會(huì)論文集[C];2009年

2 彭林;張小強(qiáng);劉德峰;謝倫國(guó);田祖?zhèn)?;一種挖掘多核處理器存儲(chǔ)級(jí)并行的算法[A];第15屆全國(guó)信息存儲(chǔ)技術(shù)學(xué)術(shù)會(huì)議論文集[C];2008年

3 劉杰;馬彥;葉維;高劍剛;;多核處理器存儲(chǔ)體系分析[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

4 潘送軍;胡瑜;李曉維;;多核處理器瞬態(tài)故障敏感性分析[A];第五屆中國(guó)測(cè)試學(xué)術(shù)會(huì)議論文集[C];2008年

5 萬(wàn)志濤;章恒;張若淵;;基于多核處理器的深度包檢測(cè)的實(shí)現(xiàn)和性能評(píng)估[A];中國(guó)通信學(xué)會(huì)信息通信網(wǎng)絡(luò)技術(shù)委員會(huì)2009年年會(huì)論文集（上冊(cè)）[C];2009年

6 方娟;張紅波;;多核處理器預(yù)取策略的研究[A];2010年全國(guó)開(kāi)放式分布與并行計(jì)算機(jī)學(xué)術(shù)會(huì)議論文集[C];2010年

7 何軍;王飆;;通用多核處理器發(fā)展現(xiàn)狀和趨勢(shì)研究[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

8 桂亞?wèn)|;;高效能計(jì)算機(jī)技術(shù)展望[A];慶祝中國(guó)力學(xué)學(xué)會(huì)成立50周年暨中國(guó)力學(xué)學(xué)會(huì)學(xué)術(shù)大會(huì)’2007論文摘要集（下）[C];2007年

9 萬(wàn)志濤;;基于多核處理器的面向時(shí)延敏感服務(wù)的云基礎(chǔ)架構(gòu)[A];中國(guó)通信學(xué)會(huì)信息通信網(wǎng)絡(luò)技術(shù)委員會(huì)2011年年會(huì)論文集（上冊(cè)）[C];2011年

10 陳遠(yuǎn)知;;多核處理器的里程碑——TILE64[A];全國(guó)第三屆信號(hào)和智能信息處理與應(yīng)用學(xué)術(shù)交流會(huì)專(zhuān)刊[C];2009年

相關(guān)重要報(bào)紙文章 前10條

1 記者 曹繼軍 顏維琦;我國(guó)多核處理器研究實(shí)現(xiàn)新突破[N];光明日?qǐng)?bào);2012年

2 慶廣;多核處理器助力無(wú)線多媒體業(yè)務(wù)拓展[N];中國(guó)電子報(bào);2009年

3 北京大學(xué)計(jì)算語(yǔ)言所副所長(zhǎng) 詹衛(wèi)東;多核服務(wù)器：計(jì)算優(yōu)勢(shì)更上層樓[N];計(jì)算機(jī)世界;2005年

4 北京大學(xué)計(jì)算語(yǔ)言所副所長(zhǎng) 詹衛(wèi)東;雙/多核服務(wù)器 計(jì)算優(yōu)勢(shì)更上層樓[N];網(wǎng)絡(luò)世界;2005年

5 江南計(jì)算技術(shù)研究所 何正未;軟件滯后制約多核應(yīng)用[N];計(jì)算機(jī)世界;2006年

6 李梅　編譯;多核處理器新年井噴[N];計(jì)算機(jī)世界;2007年

7 英特爾產(chǎn)品與平臺(tái)市場(chǎng)部門(mén)數(shù)字家庭市場(chǎng)經(jīng)理 莊淳杰;多核將大行其道[N];計(jì)算機(jī)世界;2007年

8 本報(bào)記者 陳斌;多核處理器的未來(lái)路徑[N];計(jì)算機(jī)世界;2008年

9 王悅承;Oracle改變多核定價(jià)模式[N];中國(guó)計(jì)算機(jī)報(bào);2006年

10 ;多核：技術(shù)無(wú)懸念應(yīng)用待拓展[N];計(jì)算機(jī)世界;2008年

相關(guān)博士學(xué)位論文 前10條

1 王樹(shù)朋;基于仿真的多核處理器功能驗(yàn)證技術(shù)研究[D];浙江大學(xué);2017年

2 柴松;片上多核處理器的調(diào)度算法研究[D];電子科技大學(xué);2014年

3 付桂濤;面向多核處理器的令牌一致性協(xié)議優(yōu)化技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2014年

4 易娟;面向多核處理器系統(tǒng)的可靠性與能耗優(yōu)化調(diào)度研究[D];重慶大學(xué);2016年

5 吳瓊;多核平臺(tái)軟件算法優(yōu)化的研究[D];吉林大學(xué);2017年

6 王淼;面向多核處理器的并行編譯及優(yōu)化關(guān)鍵技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2010年

7 魏海濤;面向多核處理器的數(shù)據(jù)流程序編譯關(guān)鍵技術(shù)研究[D];華中科技大學(xué);2010年

8 呂海;多核處理器芯片計(jì)算平臺(tái)中并行程序性能優(yōu)化的研究[D];北京工業(yè)大學(xué);2012年

9 李建華;片上多核處理器緩存子系統(tǒng)優(yōu)化的研究[D];中國(guó)科學(xué)技術(shù)大學(xué);2013年

10 杜建軍;共享高速緩存多核處理器的關(guān)鍵技術(shù)研究[D];重慶大學(xué);2011年

相關(guān)碩士學(xué)位論文 前10條

1 秦培斌;基于多核路由器的加密卡驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[D];西南交通大學(xué);2015年

2 張請(qǐng);多核處理器關(guān)鍵技術(shù)研究[D];復(fù)旦大學(xué);2014年

3 陳帥軍;基于國(guó)產(chǎn)多核處理器核級(jí)冗余靜態(tài)綁定和動(dòng)態(tài)綁定機(jī)制的研究[D];哈爾濱工業(yè)大學(xué);2015年

4 羅成;基于多核處理器的高速數(shù)碼印花機(jī)數(shù)據(jù)傳輸處理系統(tǒng)硬件設(shè)計(jì)[D];浙江大學(xué);2015年

5 宦維祥;基于眾核的多租戶網(wǎng)絡(luò)出訪問(wèn)控制的研究[D];復(fù)旦大學(xué);2013年

6 楊杭軍;基于多核處理器的視頻編解碼并行算法研究[D];南京大學(xué);2013年

7 吳熙;JPEG壓縮編碼在嵌入式多核處理器上的優(yōu)化技術(shù)研究[D];武漢紡織大學(xué);2015年

8 王宗炎;基于OVP的多核處理器系統(tǒng)級(jí)建模與評(píng)估[D];復(fù)旦大學(xué);2014年

9 范少華;多核處理器映射關(guān)鍵技術(shù)研究[D];復(fù)旦大學(xué);2014年

10 裘凱;多核處理器映射關(guān)鍵技術(shù)研究[D];復(fù)旦大學(xué);2014年

，

本文編號(hào)：1994827