發(fā)布時間：2018-06-08 19:35

  本文選題：非寫分配 + 多核處理器��； 參考：《浙江大學學報(工學版)》2015年02期

【摘要】：針對現(xiàn)有的高速緩存一致性協(xié)議應用在基于寫回、非寫分配緩存的多核處理器的缺點,提出一種新穎的基于寫干涉的一致性協(xié)議,并加以硬件實現(xiàn).采用寫干涉協(xié)議,在處理器產生寫缺失操作時,可以把數(shù)據(jù)直接寫到系統(tǒng)中其他處理器有效的該高速緩存行中;支持"臟數(shù)據(jù)"的延遲回寫和緩存間的數(shù)據(jù)拷貝;且系統(tǒng)中只要存在有效的被請求的緩存行就可以提供數(shù)據(jù),避免不必要的共享存儲器訪問.實驗結果表明,該文提出的寫干涉協(xié)議與MOESI協(xié)議相比,顯著減少了對共享存儲器的訪問,提高了整個系統(tǒng)性能,同時大幅降了低動態(tài)功耗.
[Abstract]:A novel consistency protocol based on write interference is proposed and implemented in hardware to overcome the shortcomings of the existing cache conformance protocol which is based on write back and non-write allocated cache. By using write interference protocol, the data can be directly written to the cache row of other processors in the system when the processor generates write missing operation, and the delayed write back of "dirty data" and the data copy between the cache and the other processors can be supported. And the system can provide data as long as there are valid requested cache rows to avoid unnecessary shared memory access. The experimental results show that the proposed write interference protocol significantly reduces the access to shared memory, improves the performance of the whole system and greatly reduces the dynamic power consumption compared with Moesi protocol.
【作者單位】： 浙江大學超大規(guī)模集成電路研究所;杭州中天微系統(tǒng)有限公司;
【基金】：國家科技重大專項基金資助項目(2009ZX01030-001-002) 國家自然科學基金資助項目(61100074)
【分類號】：TP332

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本文編號：1996951