發(fā)布時(shí)間：2021-01-05 13:23

　　針對(duì)可重構(gòu)視頻陣列處理器的設(shè)計(jì)要求及傳統(tǒng)測試方法測試視頻編解碼系統(tǒng)時(shí)速度慢、精度低和可觀測性不強(qiáng)的問題。開發(fā)了基于Qt的用戶界面,設(shè)計(jì)實(shí)現(xiàn)了以現(xiàn)場可編程門陣列（Field programmable gate-array,FPGA）為核心的軟硬件協(xié)同測試平臺(tái)。在PC端實(shí)現(xiàn)以軟件仿真為基礎(chǔ)的數(shù)據(jù)傳輸與圖像重現(xiàn),在FPGA端實(shí)現(xiàn)以可重構(gòu)視頻陣列處理器為基礎(chǔ)的視頻編解碼算法并行映射。實(shí)驗(yàn)結(jié)果表明,在工作頻率為100 MHz時(shí),FPGA與PC之間可正確傳輸數(shù)據(jù)并滿足算法測試時(shí)不同測試用例的更換需求,具有較好的可觀測性。 

【文章來源】：系統(tǒng)仿真學(xué)報(bào). 2020年05期 北大核心

【文章頁數(shù)】：9 頁

【部分圖文】：

可重構(gòu)視頻陣列處理器結(jié)構(gòu)圖

測試平臺(tái)總體設(shè)計(jì)如圖2所示。整個(gè)系統(tǒng)主要由上位機(jī)和BEE4開發(fā)平臺(tái)組成，上位機(jī)通過以太網(wǎng)將相關(guān)數(shù)據(jù)和設(shè)計(jì)文件下發(fā)到BEE4平臺(tái)；再通過BEE4顯示終端激活設(shè)計(jì)；隨后可對(duì)設(shè)計(jì)進(jìn)行相應(yīng)測試。測試平臺(tái)的軟件部分主要由用戶界面和處理結(jié)果顯示模塊組成，其中用戶界面主要向陣列處理器提供配置數(shù)據(jù)和配置指令；硬件部分主要包括存儲(chǔ)模塊、用戶接口設(shè)計(jì)模塊、可重構(gòu)視頻陣列處理器模塊，其中利用開發(fā)平臺(tái)支持使用DDR3DRAM和DDR3 FIFO允許系統(tǒng)時(shí)鐘在任何獨(dú)立于存儲(chǔ)器時(shí)鐘的任意頻率下運(yùn)行的特性，通過DDR3FIFO將DDR3 DRAM和用戶接口設(shè)計(jì)部分相連接，構(gòu)成存儲(chǔ)部分；用戶接口模塊主要完成用戶邏輯和系統(tǒng)的信息交互；可重構(gòu)視頻陣列處理器模塊在用戶界面完成數(shù)據(jù)和指令配置后，完成相應(yīng)運(yùn)算處理。2 測試平臺(tái)設(shè)計(jì)

仿真調(diào)試界面如圖4所示，主要功能塊的設(shè)計(jì)運(yùn)用信號(hào)和槽機(jī)制。該機(jī)制可使編程人員將沒有相關(guān)性的對(duì)象綁定在一起，實(shí)現(xiàn)對(duì)象之間的通信。匯編器的翻譯功能可通過自定義槽函數(shù)和預(yù)定義信號(hào)連接來實(shí)現(xiàn)，匯編指令遍歷過程如圖5所示。調(diào)用ModelSim時(shí)運(yùn)用QProcess類完成進(jìn)程間的交互，允許程序執(zhí)行外部程序并與其交互，當(dāng)用戶有需求時(shí)，點(diǎn)擊相應(yīng)菜單就可啟用ModelSim。圖5 指令遍歷過程

【參考文獻(xiàn)】：
期刊論文
[1]主流視頻編解碼軟件的硬件性能分析與設(shè)計(jì)[J]. 湯旭龍,安虹,范東睿.  計(jì)算機(jī)工程. 2014(06)
[2]數(shù)字監(jiān)控系統(tǒng)視頻編解碼器性能測試方法[J]. 王斌.  中國測試. 2012(03)



本文編號(hào)：2958743