發(fā)布時(shí)間：2024-06-12 19:11

　　近年來,隨著計(jì)算機(jī)技術(shù)的發(fā)展,數(shù)據(jù)存儲(chǔ)業(yè)務(wù)在各行各業(yè)的應(yīng)用越來越廣泛。在數(shù)據(jù)存儲(chǔ)系統(tǒng)中,IPSAN系統(tǒng)因?yàn)榛赥CP/IP網(wǎng)絡(luò)技術(shù)具有傳輸距離不受限制的優(yōu)勢,越來越受到用戶的青睞。但是,隨著黑客對網(wǎng)絡(luò)攻擊次數(shù)的不斷增加,給數(shù)據(jù)的存儲(chǔ)及傳輸安全造成了嚴(yán)重的威脅。目前絕大多數(shù)的IPSAN系統(tǒng)存在安全性與性能不理想的問題。因此,本文通過設(shè)計(jì)與實(shí)現(xiàn)一種高性能的安全存儲(chǔ)系統(tǒng)來保證IPSAN系統(tǒng)數(shù)據(jù)安全。安全存儲(chǔ)系統(tǒng)采用Tilera_Gx36眾核網(wǎng)絡(luò)處理器作為硬件平臺(tái),部署在IPSAN系統(tǒng)的啟動(dòng)器與目標(biāo)器之間,通過對iSCSI報(bào)文攜帶的數(shù)據(jù)進(jìn)行加解密達(dá)到安全存儲(chǔ)的目的。安全存儲(chǔ)系統(tǒng)同時(shí)支持多個(gè)iSCSI會(huì)話進(jìn)行數(shù)據(jù)讀寫,支持網(wǎng)口 8Gbps的數(shù)據(jù)吞吐性能。本文研究內(nèi)容如下:1.在眾核處理器平臺(tái)下報(bào)文并行技術(shù)研究。本文采用眾核處理器作為硬件平臺(tái),如何發(fā)揮眾核處理器的并行性能優(yōu)勢成為本文的研究重點(diǎn)。本文認(rèn)為安全存儲(chǔ)系統(tǒng)采用TCP連接級并行比數(shù)據(jù)包級并行能達(dá)到更好的性能。同時(shí),在mPIPE進(jìn)行數(shù)據(jù)包分流時(shí)采用靜態(tài)流綁定的方式,能夠提高每個(gè)CPU緩存的利用率。2.基于Tilera

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
abstract
1 緒論
    1.1 研究背景
    1.2 ISCSI協(xié)議的安全性研究
    1.3 眾核網(wǎng)絡(luò)處理器發(fā)展現(xiàn)狀
    1.4 論文研究內(nèi)容及難點(diǎn)
        1.4.1 研究的內(nèi)容
        1.4.2 研究的難點(diǎn)
    1.5 論文組織結(jié)構(gòu)
2 安全存儲(chǔ)系統(tǒng)中的并行技術(shù)
    2.1 并行方法
    2.2 并行結(jié)構(gòu)
    2.3 多線程同步
3 基于TILERA的安全存儲(chǔ)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
    3.1 方案論證
    3.2 系統(tǒng)總體設(shè)計(jì)
        3.2.1 控制平面
        3.2.2 數(shù)據(jù)平面
        3.2.3 控制平面與數(shù)據(jù)平面通信
    3.3 網(wǎng)絡(luò)報(bào)文處理模塊功能設(shè)計(jì)
        3.3.1 TCP流重組
        3.3.2 iSCSI協(xié)議解析
        3.3.3 數(shù)據(jù)拆分與報(bào)文復(fù)原
    3.4 數(shù)據(jù)加解密模塊功能設(shè)計(jì)
        3.4.1 加解密通道通訊規(guī)范
        3.4.2 密鑰構(gòu)成與管理
4 網(wǎng)絡(luò)報(bào)文處理模塊實(shí)現(xiàn)
    4.1 關(guān)鍵數(shù)據(jù)結(jié)構(gòu)
    4.2 TCP流重組
        4.2.1 TCP狀態(tài)機(jī)約簡
        4.2.2 TCP分段重組算法
        4.2.3 基于流表的流緩存機(jī)制
    4.3 ISCSI協(xié)議解析
        4.3.1 iSCSI報(bào)文格式
        4.3.2 相關(guān)數(shù)據(jù)結(jié)構(gòu)
        4.3.3 iSCSI協(xié)議解析流程
5 數(shù)據(jù)加解密模塊實(shí)現(xiàn)
    5.1 3DES加密算法原理
    5.2 基于MICA加速引擎的3DES算法應(yīng)用
        5.2.1 MiCA引擎內(nèi)部結(jié)構(gòu)
        5.2.2 MiCA引擎硬件加速
        5.2.3 MiCA引擎中3DES算法實(shí)現(xiàn)
    5.3 密鑰管理模塊
6 進(jìn)程通信與系統(tǒng)測試
    6.1 共享內(nèi)存數(shù)據(jù)結(jié)構(gòu)
    6.2 共享內(nèi)存接口封裝
    6.3 共享內(nèi)存緩沖機(jī)制
    6.4 系統(tǒng)測試
        6.4.1 功能測試
        6.4.2 性能測試
7 總結(jié)與展望
    7.1 工作總結(jié)
    7.2 研究展望
參考文獻(xiàn)
攻讀學(xué)位期間研究成果清單
致謝



本文編號：3993397