發(fā)布時間：2025-01-09 01:26

　　隨著集成電路進(jìn)入深亞微米和納米級工藝階段，嵌入式微處理器的功耗問題日益嚴(yán)重，功耗問題已經(jīng)成為制約新一代微處理器發(fā)展最主要因素之一。在現(xiàn)代微處理器結(jié)構(gòu)中，Cache作為微處理器和主存之間的橋梁，雖然極大地提高了系統(tǒng)性能，但它無論在芯片面積還是功耗上都占相當(dāng)大的比重，Cache的功耗甚至對整個嵌入式系統(tǒng)的功耗具有決定性作用。因此，Cache的低功耗研究一直以來都是處理器體系結(jié)構(gòu)領(lǐng)域的熱點(diǎn)問題之一。 不同嵌入式程序?qū)�Cache結(jié)構(gòu)的需求差別很大，即使同一應(yīng)用程序，在不同時間片段對Cache的需求也不一樣。傳統(tǒng)Cache的結(jié)構(gòu)一般固定不變，經(jīng)常會出現(xiàn)與應(yīng)用程序不匹配的現(xiàn)象。本文以提高Cache的能量效率出發(fā)，深入研究動態(tài)可配置的Cache結(jié)構(gòu)，它在程序運(yùn)行過程中，動態(tài)調(diào)整自身的結(jié)構(gòu)，以滿足程序的實(shí)時需求，在不影響性能的前提下，達(dá)到降低功耗的目的。本文的主要創(chuàng)新點(diǎn)與貢獻(xiàn)如下： 首先，研究一種容量動態(tài)可配置的Cache結(jié)構(gòu)，根據(jù)程序的實(shí)時需求，關(guān)閉處于空閑狀態(tài)的存儲資源，實(shí)現(xiàn)有效容量的調(diào)整。主要研究內(nèi)容包括：分析一種容量可調(diào)整的Cache結(jié)構(gòu)，通過使能信號控制各路的打開或關(guān)斷，改變C...

【文章頁數(shù)】：107 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 存儲系統(tǒng)研究的必要性
    1.2 Cache低功耗技術(shù)的研究現(xiàn)狀
    1.3 本文研究內(nèi)容及組織結(jié)構(gòu)
2 存儲系統(tǒng)的可配置性研究
    2.1 Cache基本結(jié)構(gòu)
    2.2 Cache關(guān)鍵結(jié)構(gòu)參數(shù)
    2.3 Cache性能和功耗量化分析
    2.4 動態(tài)可配置Cache結(jié)構(gòu)
    2.5 本章小結(jié)
3 一種容量動態(tài)可配置的Cache結(jié)構(gòu)
    3.1 Cache結(jié)構(gòu)
    3.2 失效率監(jiān)測機(jī)制
    3.3 硬件開銷分析
    3.4 Cache功耗評估方法研究
    3.5 動態(tài)配置算法
    3.6 實(shí)驗(yàn)環(huán)境與結(jié)果分析
    3.7 本章小結(jié)
4 一種相聯(lián)度動態(tài)可配置的Cache結(jié)構(gòu)
    4.1 Cache映射方式
    4.2 路串聯(lián)Cache結(jié)構(gòu)
    4.3 仲裁機(jī)制研究
    4.4 實(shí)驗(yàn)環(huán)境與結(jié)果分析
    4.5 本章小結(jié)
5 容量/相聯(lián)度均動態(tài)可配置的Cache結(jié)構(gòu)
    5.1 RSAC的組織結(jié)構(gòu)
    5.2 RSAC的配置策略
    5.3 RSAC的硬件開銷
    5.4 實(shí)驗(yàn)環(huán)境與結(jié)果分析
    5.5 本章小結(jié)
6 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
附錄1 攻讀博士學(xué)位期間發(fā)表的學(xué)術(shù)論文
附錄2 攻讀博士學(xué)位期間參加的科研項(xiàng)目



本文編號：4024929