發(fā)布時間：2024-12-10 21:33

　　數(shù)模轉(zhuǎn)換器(DAC)是現(xiàn)代數(shù)字和模擬電路中用途廣泛的重要接口部件。隨著計算機(jī)、數(shù)字信號處理、通信等技術(shù)的發(fā)展，DAC成為了提高信號處理速度和精度的關(guān)鍵。這些對DAC的精度和速度提出了更高的要求。在高速高精度DAC設(shè)計中，高速譯碼器是整個DAC設(shè)計的難點(diǎn)和瓶頸之一。 論文設(shè)計了一種用于高速高精度DAC的高速流水線低邏輯復(fù)雜度DEM譯碼電路，能有效地減少高速DAC中信號變換的非線性誤差。論文以14位DAC為例來說明這種譯碼方式的結(jié)構(gòu)特點(diǎn)。14位輸入采用5+5+4的分段混合譯碼方式，其中高五位和中五位都采用新型的低邏輯復(fù)雜度的DEM譯碼方式，低四位采用二進(jìn)制譯碼方式。 論文采用Matlab對14位DEM DAC進(jìn)行建模和仿真，當(dāng)輸入信號頻率為121MHz，采樣頻率為1GHz時，無雜波動態(tài)范圍為99.84dB，信噪比為85.94dB，有效位數(shù)為13.9位，積分非線性誤差為0.522LSB,微分非線性誤差為0.259LSB�；�于SMIC0.18μm1P6M CMOS工藝，工作電壓為1.8V，系統(tǒng)頻率為1GHz，DEM譯碼電路芯片面積為100974μm2。論文所設(shè)計的高速流水線低邏輯復(fù)雜...

【文章頁數(shù)】：78 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 研究背景與研究目的
    1.2 論文主要研究工作及框架
        1.2.1 論文主要研究工作
        1.2.2 論文框架
第二章 D/A 轉(zhuǎn)換器性能參數(shù)與譯碼電路的基本原理
    2.1 D/A 轉(zhuǎn)換器的結(jié)構(gòu)
    2.2 D/A 轉(zhuǎn)換器的性能參數(shù)
        2.2.1 D/A 轉(zhuǎn)換器的靜態(tài)特性
        2.2.2 D/A 轉(zhuǎn)換器的動態(tài)特性
    2.3 D/A 轉(zhuǎn)換器的譯碼結(jié)構(gòu)
        2.3.1 電流舵型 D/A 轉(zhuǎn)換器
        2.3.2 二進(jìn)制編碼電流舵型 D/A 轉(zhuǎn)換器
        2.3.3 溫度計編碼電流舵型 D/A 轉(zhuǎn)換器
        2.3.4 DEM 電流舵型 D/A 轉(zhuǎn)換器
    2.4 本章小結(jié)
第三章 混合譯碼技術(shù)簡介
    3.1 混合譯碼的基本原理
    3.2 混合譯碼的分類
        3.2.1 溫度計和二進(jìn)制混合譯碼
        3.2.2 DEM 和二進(jìn)制混合譯碼
        3.2.3 DEM 和溫度計混合譯碼
        3.2.4 DEM、溫度計和二進(jìn)制混合譯碼
    3.3 本章小結(jié)
第四章 高速流水線低邏輯復(fù)雜度 DEM 譯碼器的設(shè)計
    4.1 流水線技術(shù)
        4.1.1 同步流水線技術(shù)
        4.1.2 行波流水線技術(shù)
    4.2 分段式 14 位 D/A 轉(zhuǎn)換器的算法建模
    4.3 低邏輯復(fù)雜度 DEM 譯碼電路的實現(xiàn)
        4.3.1 低邏輯復(fù)雜 DEM 度譯碼電路設(shè)計
        4.3.2 低邏輯復(fù)雜度 DEM 譯碼電路 RTL 功能分析
    4.4 本章小結(jié)
第五章 DEM 譯碼電路的邏輯綜合和時序分析
    5.1 邏輯綜合的原理及流程
        5.1.1 邏輯綜合的原理
        5.1.2 DC 邏輯綜合的流程
    5.2 DEM 譯碼電路的邏輯綜合
    5.3 DEM 譯碼電路的靜態(tài)時序分析
    5.4 本章小結(jié)
第六章 總結(jié)與展望
致謝
參考文獻(xiàn)
附錄 A INL/DNL 計算 matlab 代碼
附錄 B 邏輯綜合 TCL 腳本
附錄 C 靜態(tài)時序分析 TCL 腳本
研究成果



本文編號：4015692