發(fā)布時間：2025-02-07 21:26

　　數(shù)據(jù)信號發(fā)生器可以產(chǎn)生非常復(fù)雜的數(shù)字激勵信號,可為通信、雷達、導(dǎo)航、宇航等領(lǐng)域數(shù)字設(shè)備提供所需的可編程數(shù)據(jù)信號。 本文結(jié)合電子科技大學(xué)承擔(dān)的項目“高速數(shù)據(jù)發(fā)生器”,圍繞“系統(tǒng)時鐘及程控電路設(shè)計”這一課題展開研究。闡述了頻率合成的幾種主要實現(xiàn)方法;分析了系統(tǒng)時鐘邏輯設(shè)計的主要難點,提出了技術(shù)解決途徑;并就系統(tǒng)時鐘的硬件電路,軟件設(shè)計進行了詳細論述,同時對設(shè)計中遇到的高速電路板設(shè)計問題作了一定分析,并針對系統(tǒng)時鐘設(shè)計的要求,采取了相應(yīng)的措施和技術(shù),有效地提高了硬件性能和抗干擾能力。最后對用可編程器件設(shè)計的系統(tǒng)程控電路進行了詳細的論述。 本文的主要工作包括: 從頻率合成的原理出發(fā),介紹了用DDS結(jié)合PLL的方法來實現(xiàn)系統(tǒng)時鐘邏輯設(shè)計的方案,并對具體電路設(shè)計中的DDS電路,PLL電路,濾波電路,比較電路及控制電路設(shè)計作了詳細的論述。 基于IEEE488.1協(xié)議,介紹了用可編程器件設(shè)計的系統(tǒng)程控電路,并詳細說明了接口電路中各模塊的實現(xiàn)方法。

【文章頁數(shù)】：64 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTACT
第一章 引言
    1.1 高速數(shù)據(jù)發(fā)生器的發(fā)展概況
    1.2 本課題的實現(xiàn)目標和本文工作
第二章 系統(tǒng)時鐘邏輯設(shè)計
    2.1 頻率合成的主要技術(shù)方法
    2.2 系統(tǒng)時鐘邏輯電路的體系結(jié)構(gòu)設(shè)計
    2.3 系統(tǒng)時鐘的DDS電路設(shè)計
        2.3.1 DDS基本工作原理
        2.3.2 DDS的雜散分析
        2.3.3 AD9852的主要特性
        2.3.4 DDS部分的電路設(shè)計
    2.4 系統(tǒng)時鐘的DDS+PLL電路設(shè)計
    2.5 系統(tǒng)時鐘控制邏輯設(shè)計
        2.5.1 可編程器件的選用
        2.5.2 控制邏輯總體設(shè)計方案
        2.5.3 控制邏輯的分模塊設(shè)計
        2.5.4 系統(tǒng)時鐘的控制軟件
    2.6 系統(tǒng)時鐘電路的PCB板設(shè)計
        2.6.1 ECL電路的處理
        2.6.2 高速PCB板設(shè)計
第三章 高速數(shù)據(jù)發(fā)生器的GPIB接口的FPGA實現(xiàn)
    3.1 高速數(shù)據(jù)發(fā)生器GPIB接口功能概述
    3.2 高速數(shù)據(jù)發(fā)生器的GPIB接口的總體設(shè)計方法
    3.3 數(shù)據(jù)發(fā)生器的GPIB接口功能的狀態(tài)機設(shè)計
    3.4 數(shù)據(jù)發(fā)生器GPIB接口的內(nèi)部模塊的設(shè)計
        3.4.1 讀寫寄存器的設(shè)計實現(xiàn)
        3.4.2 地址譯碼器的設(shè)計實現(xiàn)
        3.4.3 多線消息譯碼器的設(shè)計實現(xiàn)
第四章 電路調(diào)試
    4.1 系統(tǒng)時鐘調(diào)試
    4.2 程控電路調(diào)試
第五章 結(jié)束語
參考文獻
致謝
個人簡歷及研究成果



本文編號：4031325