發(fā)布時間：2020-12-16 04:41

　　隨著數(shù)字處理技術(shù)的迅速發(fā)展,迫切需求更高速度、更高精度的ADC,折疊插值架構(gòu)ADC繼承了全并行ADC的高速特點,同時降低了電路中比較器的數(shù)目,成為設(shè)計超高速ADC的首選架構(gòu)之一。另一方面,由于折疊插值A(chǔ)DC為全開環(huán)結(jié)構(gòu),精度對工藝偏差極其敏感,因此需要引入校準技術(shù)對失調(diào)誤差等非理想因素進行補償,保證其高精度性能的實現(xiàn)。本文介紹一款四通道時間交織工作的3.2GSps 10位流水線折疊插值A(chǔ)DC,并針對流水線折疊插值A(chǔ)DC的失調(diào)、失配誤差,通道間的非線性誤差等,研究與設(shè)計了兩種數(shù)字輔助技術(shù)的校準方案。方案一采用前臺混合校準技術(shù),利用集成的校準電壓向量產(chǎn)生電路,實現(xiàn)各個通道間的預(yù)放大器輸出失調(diào)、折疊器輸入失調(diào)以及折疊器尾電流失配等校準,前臺混合校準技術(shù)需要額外的校準周期,在校準周期內(nèi),ADC處于斷開工作狀態(tài),但同時具有校準精度高,校準效果好等優(yōu)點;方案二采用后臺混合校準技術(shù),通過兩通道間的失調(diào)平均和移位失調(diào)平均實現(xiàn)轉(zhuǎn)換曲線的線性度,可以在ADC正常工作時進行實時校準,具有較好的適應(yīng)性。本文針對上述兩種校準方案分別搭建Matlab&Simulink和Verilog-A模型并進行仿真驗證... 

【文章來源】：合肥工業(yè)大學(xué)安徽省 211工程院校 教育部直屬院校

【文章頁數(shù)】：90 頁

【學(xué)位級別】：碩士

【部分圖文】：

10位超高速折疊插值模數(shù)轉(zhuǎn)換器整體Verilog-A模型

end*num_dac-V0;lk)<+transition(clk_fold,tdel,tfall,trise);ref)<+transition(cali_vref,tdel,tfall,trise);li_fold_clk 為折疊器校準時鐘，cali_fold_vref 為折疊器的參考電壓，N_bit 定義為折疊器輸入校準與尾電流校d 表示當(dāng)前校準的折疊器位置。下一小節(jié)將在本節(jié)模型證。果10 位折疊插值 ADC 理想 Verilog-A 模型，在時鐘采樣奎斯特頻率 390.332MHz 下，有效位數(shù)達到了 9.64 位B，如圖 3.17 所示，所搭模型符合校準驗證需求。

第三章 高速 ADC 校準技術(shù)研究，圖 3.19 是圖 3.18 的局部放大圖，其中預(yù)放大器和第二級折疊三級折疊器校準了 4 輪，且隨著校準的進行，折疊插值 ADC 輸）逐漸逼近校準向量輸出參考電壓（da_out），驗證了校準功能的

【參考文獻】：
期刊論文
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碩士論文
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本文編號：2919547