發(fā)布時間：2025-06-27 05:12

　　本文在分析現(xiàn)有動態(tài)可重構(gòu)處理器設(shè)計(jì)的優(yōu)點(diǎn)和不足的基礎(chǔ)上,提出了一種改進(jìn)的陣列型動態(tài)可重構(gòu)協(xié)處理器設(shè)計(jì)—IRAC(Improved Reconfigurable Array Coprocessor)。相比于其他同類型設(shè)計(jì),本方案在可重構(gòu)處理器的配置靈活性,系統(tǒng)的數(shù)據(jù)傳輸效率和蝶形算法執(zhí)行效率上均進(jìn)行了改進(jìn)。仿真結(jié)果顯示,對于2D-DCT,FFT等典型的數(shù)字信號處理應(yīng)用,IRAC具有比大多數(shù)同類設(shè)計(jì)更優(yōu)的性能。 本文在以下幾個方面為可重構(gòu)系統(tǒng)提供了新的思路和觀點(diǎn) IRAC與其它同類型可重構(gòu)處理器的顯著不同就是將系統(tǒng)中可重構(gòu)區(qū)域合理的劃分為若干個子區(qū)域,每個子區(qū)域擁有單獨(dú)的配置字存儲器,在運(yùn)算時可以根據(jù)需要采用不同的配置,提高了配置的靈活性和算法映射的效率。 設(shè)計(jì)中采用雙通道DMA控制器,可以同時對配置字和數(shù)據(jù)進(jìn)行傳輸,有效的提高了可重構(gòu)系統(tǒng)的數(shù)據(jù)傳輸能力。 針對常用蝶形算法(如2D-DCT、FFT),對陣列中的可重構(gòu)運(yùn)算單元以及運(yùn)算單元間的互聯(lián)結(jié)構(gòu)進(jìn)行了改進(jìn)和優(yōu)化,提高了系統(tǒng)進(jìn)行蝶形運(yùn)算的效率。 通過系統(tǒng)中控制接口模塊接收主處理器發(fā)送的控制指令,屏蔽了...

【文章頁數(shù)】：80 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖2-1通用處理器、ASIC與可重構(gòu)系統(tǒng)比較

第二章可重構(gòu)系統(tǒng)系統(tǒng)概念科學(xué)中的計(jì)算可以看成是由時間和空間構(gòu)成的二維結(jié)構(gòu)。時通過程序的執(zhí)行來對指令序列進(jìn)行時域上的調(diào)度,通用處理過時域上指令序列的調(diào)度來實(shí)現(xiàn)的。其功能在時間域上可以度來說通用處理器的硬件是不能動態(tài)改變的，因此它在空間集成電路（ASIC）在時間域和空間域上都只能進(jìn)....

圖2-3（a）所示，控制信號存儲在配置存儲器中，在圖中用“P”表示

數(shù)據(jù)位寬做為度量的，除外也有一些不同的定義實(shí)現(xiàn)的布爾函數(shù)的數(shù)目來定義，用可重構(gòu)單元的，或者用晶體管總數(shù)或者輸入、輸出端口數(shù)目進(jìn)度大致可以劃分為兩大類:細(xì)顆粒度(fine-grairse-grained)可重構(gòu)系統(tǒng)。FPGA的屬于典型的細(xì)顆粒度可重構(gòu)系統(tǒng)，其中每入函數(shù)以及部....

圖3-1IRAC架構(gòu)框圖

Figure3-1ArchitectureofIRAC中可以看出，協(xié)處理器系統(tǒng)主要包括運(yùn)算陣列(ProcessingAr塊（Control_Interface），DMA控制器，數(shù)據(jù)存儲器(DataMe儲器（ContextMemory）五個部分。....

圖3-2IRAC系統(tǒng)操作流程圖

Figure3-2FlowchartofIRAC執(zhí)行過程如下：處理器發(fā)出LDTXT指令，通過DMA控制器將存放在主存中的配置字ntextMemory，此過程中可以讓DMA控制器的兩個通道同時進(jìn)行配輸，以提高傳輸效率。處理器發(fā)出LDFB指令，Contro....

本文編號：4053862