發(fā)布時(shí)間：2018-06-18 03:31

  本文選題：TFT-LCD + 多級(jí)運(yùn)算放大器��； 參考：《天津大學(xué)》2016年博士論文

【摘要】：隨著現(xiàn)代電子顯示設(shè)備市場(chǎng)的日益發(fā)展,TFT-LCD因其高分辨率、低功耗、輕重量、長(zhǎng)壽命等特點(diǎn)成為液晶乃至面板顯示技術(shù)的主流,并被廣泛應(yīng)用在大、中、小尺寸的主流電子產(chǎn)品中。低功耗、高集成度、高分辨率的薄膜晶體管顯示集成芯片需要能夠驅(qū)動(dòng)大容性負(fù)載、大帶寬等特性的低功耗多級(jí)運(yùn)算放大器。然而低功耗放大器的設(shè)計(jì)方法與CMOS工藝晶體管的特征尺寸緊密相關(guān),所以研究不同尺寸工藝下放大器的設(shè)計(jì)方法具有一定意義。器件需要折中穩(wěn)定性、帶寬和芯片面積等參數(shù),所以研究多級(jí)運(yùn)算放大器的頻率補(bǔ)償技術(shù)顯得很有必要。根據(jù)芯片的低功耗和驅(qū)動(dòng)容性大負(fù)載等需求,本文研究了低功耗多級(jí)運(yùn)算放大器的設(shè)計(jì)方法。改進(jìn)了自適應(yīng)粒子群優(yōu)化算法,并分別采用單目標(biāo)和多目標(biāo)算法設(shè)計(jì)兩級(jí)密勒電容補(bǔ)償運(yùn)算放大器和三級(jí)運(yùn)算放大器。基于g_m/I_D方法,研究了高階短溝道尺寸工藝下共源放大器的失真和靈敏度等特性。設(shè)計(jì)了一款驅(qū)動(dòng)容性大負(fù)載的低功耗四級(jí)運(yùn)算放大器,通過(guò)流片測(cè)試驗(yàn)證;研究了多級(jí)運(yùn)算放大器的頻率補(bǔ)償技術(shù);在高階短溝道尺寸工藝條件下設(shè)計(jì)一款有源密勒電容反饋和串聯(lián)RC補(bǔ)償結(jié)構(gòu)的三級(jí)運(yùn)算放大器,通過(guò)基于版圖后仿真驗(yàn)證。本文的主要?jiǎng)?chuàng)新點(diǎn)包括:1、改進(jìn)一種基于g_m/I_D方法的自適應(yīng)粒子群優(yōu)化算法。在CMOS工藝下,以?xún)杉?jí)密勒電容補(bǔ)償運(yùn)算放大器和三級(jí)運(yùn)算放大器為例說(shuō)明:它既節(jié)約晶體管級(jí)電路的設(shè)計(jì)時(shí)間,又降低電路設(shè)計(jì)的誤差。在直流增益、增益帶寬積、噪聲和相位裕度等參數(shù)之間,該方法為設(shè)計(jì)者提供更多的設(shè)計(jì)余量。2、設(shè)計(jì)一款驅(qū)動(dòng)容性大負(fù)載的低功耗四級(jí)運(yùn)算放大器。從放大器輸出端到第一級(jí)輸出端形成有源反饋路徑,引入一個(gè)低頻左半平面零點(diǎn)以抵消低頻左半平面非主極點(diǎn)。在低功耗條件下,它既維持放大器的穩(wěn)定性不變,又提高其驅(qū)動(dòng)容性負(fù)載的能力。芯片測(cè)試結(jié)果顯示該設(shè)計(jì)改善了放大器的最優(yōu)值。3、設(shè)計(jì)一款有源密勒電容反饋和串聯(lián)RC補(bǔ)償結(jié)構(gòu)的低功耗三級(jí)運(yùn)算放大器。串聯(lián)RC結(jié)構(gòu)引入的低頻左半平面零點(diǎn)抵消一個(gè)低頻左半平面非主極點(diǎn),提高了相位裕度。調(diào)節(jié)RC值來(lái)優(yōu)化放大器的共軛非主極點(diǎn)和Q值而不增加其靜態(tài)功耗,從而拓展放大器的增益帶寬積。
[Abstract]:With the development of modern electronic display equipment market, TFT-LCD has become the mainstream of LCD and panel display technology because of its high resolution, low power consumption, light weight, long life, and has been widely used in large, medium and large. Small-sized mainstream electronics. Low power, high integration, high resolution thin film transistor display integrated chips need low power multistage operational amplifiers that can drive large capacitive loads and large bandwidth. However, the design method of low power amplifier is closely related to the characteristic size of CMOS process transistor, so it is significant to study the design method of amplifier in different size technology. The device needs compromise stability, bandwidth and chip area, so it is necessary to study the frequency compensation technology of multistage operational amplifier. According to the demand of low power and capacitive driving, the design method of low power multistage operational amplifier is studied in this paper. The adaptive particle swarm optimization (APSO) algorithm is improved, and a two-stage Miller capacitive compensation operational amplifier and a three-stage operational amplifier are designed using single-objective and multi-objective algorithms, respectively. The distortion and sensitivity of the common-source amplifier in high-order short channel size process are studied based on the GSP method. A low power four-level operational amplifier with capacitive load is designed, which is verified by chip test, and the frequency compensation technology of multi-stage operational amplifier is studied. A three-stage operational amplifier with active Miller capacitance feedback and series RC compensation structure is designed under the condition of high-order short channel size technology. The simulation based on layout is carried out. The main innovations of this paper include: 1, an adaptive particle swarm optimization algorithm based on GSP / IID method is improved. In CMOS process, the examples of two-stage Miller capacitor compensation operational amplifier and three-stage operational amplifier show that it not only saves the design time of transistor-level circuit, but also reduces the error of circuit design. Between the parameters of DC gain, gain bandwidth product, noise and phase margin, this method provides designers with more design margin. An active feedback path is formed from the amplifier output to the first stage output, and a low frequency left half plane zero is introduced to offset the low frequency left half plane non-main pole. Under low power consumption, it not only keeps the stability of amplifier constant, but also improves its capacity to drive capacitive load. The chip test results show that the design improves the optimal value of amplifier. A low power three-stage operational amplifier with active Miller capacitor feedback and series RC compensation structure is designed. The low frequency left half plane zero point introduced by series RC structure cancels a low frequency left half plane non-main pole and improves the phase margin. The RC value is adjusted to optimize the conjugate non-main poles and Q values of the amplifier without increasing its static power consumption, thus expanding the gain bandwidth product of the amplifier.
【學(xué)位授予單位】：天津大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN722.77;TN873.93

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本文編號(hào)：2033853